De acordo com pt.wedoany.com-A SK hynix, em colaboração com a TetraMem e pesquisadores da Universidade do Sul da Califórnia (University of Southern California), desenvolveu um sistema em chip (SoC) de computação na memória (IMC) baseado em memristor, projetado especificamente para dispositivos de borda de IA. Este chip visa acelerar a inferência de redes neurais em modelos leves de IA, consumindo apenas uma fração da potência de GPUs ou NPUs de alto desempenho. O SoC serve principalmente como um chip de prova de conceito, com um desempenho máximo teórico ideal de aproximadamente 2,54 TOPS, 16 vezes inferior ao exigido pelo Microsoft Copilot+.

A computação na memória (IMC) acelera redes neurais executando cálculos analógicos diretamente dentro da matriz de armazenamento, reduzindo assim a movimentação de dados e o consumo de energia. No entanto, a convolução profunda (DWC), uma operação central em redes leves como a MobileNet, realiza filtragem independente por canal, com reutilização limitada de dados, dificultando o mapeamento eficiente para matrizes cruzadas tradicionais. Para superar essa limitação, os pesquisadores desenvolveram um SoC que combina matrizes cruzadas IMC tradicionais com uma arquitetura IMC baseada em memristor otimizada especificamente para DWC.

O SoC desenvolvido em conjunto é baseado em um processador RISC-V embarcado para agendar cargas de trabalho e contém 10 unidades de processamento neural (NPU). Destas, 1 NPU é dedicada exclusivamente à convolução profunda, enquanto as outras 9 executam operações pontuais e densas. Cada uma das 9 NPUs contém uma matriz cruzada de memristor de 256×256 para executar multiplicação vetor-matriz (VMM) analógica; 256 DACs de 8 bits para converter ativações digitais em tensões analógicas; 256 ADCs de 8 bits para converter saídas analógicas de volta em valores digitais; e circuitos periféricos adicionais para leitura, escrita, programação e controle da matriz cruzada. A NPU otimizada para DWC substitui a matriz tradicional por oito blocos especializados de matriz cruzada em zigue-zague de 252×28, mantendo os DACs e ADCs. A SK hynix desenvolveu e fabricou os dispositivos de memristor, integrando as células de resistência variável sobre circuitos CMOS de 65 nanômetros usando seu processo de back-end.

Esta NPU otimizada para DWC é uma característica chave de todo o SoC. Para acelerar a convolução profunda, a TetraMem substituiu as linhas de seleção retas usadas na matriz cruzada 1T1R tradicional por uma topologia em zigue-zague. Esta NPU contém oito blocos de matriz cruzada de 252×28, cujas linhas de seleção diagonais ativam 252 células de memória distribuídas por 28 colunas, permitindo que 28 convoluções 3×3 independentes sejam executadas em paralelo, com 100% da matriz utilizada para armazenamento de pesos. As outras 9 NPUs mantêm a matriz cruzada 1T1R tradicional para camadas pontuais 1×1 e densas, preservando a taxa de transferência e a eficiência energética da computação na memória tradicional.

Para demonstrar a arquitetura, os pesquisadores implantaram uma rede neural MobileNetV1Small personalizada para o benchmark Visual Wake Words. A rede contém aproximadamente 36.000 parâmetros; todas as camadas de convolução profunda são mapeadas para a NPU dedicada, e as camadas pontuais para as demais NPUs. Como o hardware IMC baseado em memristor executa nativamente multiplicação vetor-matriz analógica sem sinal, as entradas e os pesos são quantizados para valores de 8 bits sem sinal antes da execução. A precisão efetiva de cada dispositivo de memristor só pode ser programada para pouco mais de 2 bits; o projeto emprega uma técnica de compensação de submatriz dupla para elevar a precisão efetiva dos pesos para aproximadamente 4 bits.

Em termos de precisão, o SoC alcançou 80,36% de precisão de inferência ponta a ponta, correspondendo ao modelo de software de 4 bits equivalente. Em termos de desempenho, o SoC atinge uma taxa de transferência máxima de 0,254 TOPS por NPU, com eficiência energética de 21,3 TOPS/W a 100 MHz e 11,9 TOPS/W a 400 MHz. Segundo os autores, apesar de ser fabricado com o processo mais antigo de 65 nanômetros, este desempenho supera aceleradores de computação na memória baseados em SRAM publicados anteriormente. O artigo conjunto afirma que a eficiência energética do SoC é uma ordem de grandeza superior à da NVIDIA A100 INT8, embora essas alegações não tenham sido amplamente verificadas.

Pesquisadores da SK hynix, TetraMem e Universidade do Sul da Califórnia desenvolveram um SoC IMC baseado em memristor, com um acelerador inovador de convolução profunda que melhora a utilização da matriz cruzada para cargas de trabalho leves de IA. Os colaboradores fabricaram com sucesso o chip usando o processo tecnológico obsoleto de 65 nanômetros e o fizeram funcionar, alcançando uma eficiência energética de 21,3 TOPS/W e precisão de inferência equivalente a modelos de software de 4 bits. Embora a arquitetura valide a viabilidade da abordagem, o artigo não divulga o desempenho total do SoC, nem está claro se todas as 10 NPUs do chip podem operar em saturação.