De acordo com pt.wedoany.com-A Intel propôs, em um pedido de patente, uma nova arquitetura de memória de alta largura de banda chamada Cross-Batch Memory (XBM). A tecnologia utiliza transistores back-end e interface serial UCIe para obter integração nativa ao chip a um custo menor, com dimensões de empacotamento do módulo alinhadas ao padrão HBM4. A patente foi depositada em 26 de dezembro de 2024 e publicada em 2 de julho de 2026, sendo um pedido exclusivo da Intel, seguindo uma rota tecnológica diferente do projeto ZAM, desenvolvido em parceria com a SoftBank.
O design básico do XBM substitui a interface paralela ultra larga de 1024 bits tradicionalmente usada pelo HBM por links UCIe de 32 GT/s, eliminando assim o caro interposer de silício, reduzindo o tamanho do pacote e a complexidade do empacotamento. O design utiliza um substrato na base da pilha para serialização e transmissão de sinais, sendo chamado de solução "nativa ao chip". A principal mudança no empilhamento da memória XBM está na estrutura da célula de memória: enquanto os transistores DRAM tradicionais são gravados na camada frontal de silício na parte inferior do chip, o XBM move as células 1T1C (um transistor, um capacitor) para a camada de metalização back-end, utilizando um processo de transistor de filme fino. Cada chip tem capacidade de aproximadamente 1,5 GB, contendo 768 blocos de dados dispostos em uma grade de 32×24, divididos em 8 canais, cada um subdividido em 8 subcanais, com uma altura de empilhamento de 8 camadas, expansível para 16 camadas. Todos os chips de memória são unidos por "trincheiras" de through-silicon vias e interconexões de alta largura de banda em ambos os lados.
A Intel enfatizou o design reparável na patente. O substrato é equipado com canais de reserva dedicados, lógica de autorreparo integrada e quatro subcanais de matriz de memória redundantes, que podem ser usados para substituir células defeituosas nos chips superiores após a montagem da pilha. Esse mecanismo de "reparo pós-montagem" visa melhorar o rendimento geral de chips de empilhamento ultra alto.
O conteúdo adicional do pedido de patente concentra-se no método de empacotamento. A Intel descreve uma memória encapsulada e uma estrutura "suspensa reversa", visando reduzir a altura do eixo Z da pilha — a memória encapsulada tradicional adiciona de 300 a 350 micrômetros — enquanto remove as nervuras de reforço para controle de empenamento e alimenta diretamente a DRAM a partir do regulador de tensão.
A importância estratégica de mover as células DRAM para o back-end reside no fato de que os transistores back-end depositados em linhas metálicas de baixa temperatura não requerem o processo de silício front-end de uma fábrica de DRAM dedicada. Fundições com capacidade de circuitos lógicos e empacotamento avançado podem, em princípio, fabricar memória de nível HBM em suas próprias linhas de produção. Atualmente, a DRAM global é produzida por três empresas: SK Hynix, Samsung e Micron, com a SK Hynix detendo cerca de 60% do mercado de HBM. Se a tecnologia de transistor back-end conseguir atingir rendimento e densidade viáveis, teoricamente poderia abrir um quarto caminho para a fabricação de HBM.
No entanto, a patente é atualmente apenas um pedido de patente publicado, não uma patente concedida ou um produto real. O documento não menciona dados específicos de largura de banda ou rendimento. O XBM não deve ser confundido com a arquitetura ZAM, desenvolvida em conjunto pela Intel e pela subsidiária da SoftBank, SAIMEMORY. O ZAM utiliza tecnologia de fusão por ligação para empilhar nove camadas de DRAM, com uma espessura de camada de silício entre elas de cerca de 3 micrômetros, e alega ter aproximadamente o dobro da densidade de largura de banda do HBM4. Está programado para ser apresentado no simpósio VLSI de 2026, com meta de comercialização para 2029. O XBM, por outro lado, é um pedido submetido exclusivamente pela Intel, que altera o próprio transistor DRAM e sua interface.
Em termos de limitações, a interface UCIe usada pelo XBM atualmente já atingiu o limite superior da especificação de 32 GT/s, sem espaço claro para melhoria de desempenho. A capacidade de produção em massa da DRAM com transistor back-end ainda não foi publicamente verificada, e o capacitor na célula 1T1C é o componente mais difícil de reduzir na DRAM. O projeto o move para o back-end em vez de removê-lo, e o capacitor back-end ainda é um elo não realizado sob as condições de densidade e rendimento do HBM. Enquanto isso, SK Hynix, Samsung e Micron estão cada uma avançando em seus próprios projetos de 3D-DRAM, com a SK Hynix visando o lançamento de produtos por volta de 2030.
A Intel vendeu seu negócio de memória flash NAND para a SK Hynix em 2021 e interrompeu a produção da linha de produtos de memória Optane em 2022. Embora a empresa não venda produtos HBM, este pedido de patente indica que ela ainda está explorando novas arquiteturas de memória. No projeto ZAM, em parceria com a SoftBank, a fabricação real da DRAM é feita pela Powerchip, e não pela própria Intel.
