De acordo com pt.wedoany.com-Uma equipe de pesquisa da Universidade Yonsei, na Coreia do Sul, desenvolveu um receptor em tempo real ultracompacto e de baixíssimo consumo otimizado para memórias de alta largura de banda (HBM), com o objetivo de aumentar a velocidade de transmissão de dados e reduzir o consumo de energia.
No dia 16 de julho, a equipe liderada pelo professor Park Kwan-seo, da Universidade Yonsei, anunciou publicamente o resultado. O receptor é um circuito utilizado para receber sinais de dados de entrada e distinguir com precisão os bits binários 0 e 1, capaz de detectar e compensar possíveis distorções de skew e fase dentro da memória, contribuindo para garantir uma transmissão confiável de dados. A tecnologia foi apresentada no início deste ano na Conferência Internacional de Circuitos de Estado Sólido (ISSCC) de 2026 do IEEE e deverá contribuir para uma transmissão de dados mais confiável nas interfaces HBM de próxima geração.
Skew refere-se à diferença no tempo de chegada dos sinais entre os canais de dados individuais de uma memória. Fase representa a relação temporal entre o sinal de dados e o clock de referência usado para ler esse sinal, enquanto a deriva de fase (phase drift) é o deslocamento gradual dessa relação temporal ao longo do tempo. Esses efeitos são causados principalmente por variações de temperatura e tensão durante a operação do semicondutor e podem levar a erros de bit. Com o aumento do número de canais de dados, os problemas de temporização tornam-se mais acentuados. As memórias HBM utilizam mais canais de entrada/saída (I/O) do que as memórias tradicionais para alcançar maior largura de banda. Por exemplo, o HBM4 possui 2048 pinos de I/O, enquanto uma memória DDR5 padrão tem cerca de 32 pinos por canal. O grande número de canais de I/O é usado para fornecer a largura de banda de dados necessária para computação de inteligência artificial (IA) de alto desempenho.
O receptor em tempo real da equipe de pesquisa suporta uma velocidade de transmissão de dados de até 14 gigabits por segundo (Gbps) por pino de I/O do HBM. O receptor é fabricado com tecnologia de 28 nanômetros, consumindo apenas 0,163 picojoules (pJ) por bit processado, e sua área de circuito é de apenas 0,00547 milímetros quadrados. Os pesquisadores alcançaram alta precisão combinando um detector de fase baseado em janela de tempo (TWPD) com uma técnica de autocalibração de deslocamento de tensão em segundo plano. O TWPD, um sensor de temporização ultraleve, cria um caminho de corrente com base em uma pequena diferença de temporização entre dois clocks de referência e mede a carga do sinal de entrada; sua arquitetura simples ajuda a reduzir o consumo de energia. A técnica de calibração de deslocamento em segundo plano compara dois resultados de amostragem consecutivos, permitindo que as informações de fase e de deslocamento sejam analisadas de forma independente. Os métodos tradicionais têm dificuldade em distinguir ambos, pois estão incorporados na mesma saída do sensor.
O rastreamento de fase em tempo real já estava disponível anteriormente para receptores de comunicação com fio, mas seu alto consumo de energia e grande área de circuito limitavam sua aplicação em HBM. Os receptores HBM atuais geralmente dependem de um processo de treinamento, que alinha a temporização quando a memória ou o sistema é ligado pela primeira vez. Quando ocorre uma deriva de fase durante a operação, a transmissão de dados deve ser interrompida para que o sistema possa retreinar e realinhar a temporização, o que interrompe a transmissão de dados em alta velocidade e reduz a largura de banda efetiva. O professor Park afirmou que o HBM atual adota uma arquitetura de empilhamento bidimensional de altíssima densidade de bits, com 2048 canais. Devido a limitações de espaço, é difícil integrar um receptor dedicado em tempo real para cada canal. Uma implementação comercial mais provável seria agrupar cerca de 32 canais sob um único receptor, formando uma arquitetura mais eficiente. Ele acrescentou que a implementação desse método ainda requer estudos adicionais de design de arquitetura em nível de chip e comercialização.
