De acordo com pt.wedoany.com-A Intel solicitou uma patente para uma nova arquitetura de memória de alta velocidade chamada Cross-Batch Memory (XBM), visando resolver, com uma abordagem diferente, os problemas de custo e empacotamento enfrentados pelo HBM tradicional. Esta patente, publicada em 2 de julho de 2026 (depositada em 26 de dezembro de 2024) e apresentada pela Underfox, descreve a XBM como uma "memória de largura de banda ultra-alta com transistores de back-end". Seu objetivo principal é substituir a DRAM tradicional e sua interface ultra-larga por transistores de processo back-end (BEOL) e links seriais de interconexão rápida de chiplet universal (UCIe), mantendo um tamanho físico comparável ao HBM4.

Para entender a mudança proposta pela Intel, é necessário conhecer o funcionamento do HBM padrão. O HBM empilha verticalmente chips de DRAM sobre um chip lógico de base, conectados por through-silicon vias (TSVs), e comunica-se com o processador através de um interposer de silício usando uma interface paralela extremamente larga (cerca de 1.024 bits por pilha). É essa largura que proporciona alta largura de banda, mas também resulta em alto custo de empacotamento e dificuldade de escalabilidade, pois cada linha deve ser roteada através do interposer entre a memória e o chip de computação. Com a velocidade dos aceleradores de IA superando a capacidade de fornecimento da memória, o "memory wall" tornou-se o principal gargalo de desempenho, levando quase todos os grandes fabricantes de chips a focar a inovação em interfaces e empilhamento.

A primeira grande mudança da XBM está na estrutura. Enquanto as células DRAM tradicionais são construídas no processo front-end (FEOL), a XBM transfere a célula 1T1C para o processo back-end (BEOL), usando transistores de filme fino para construir a memória na pilha de metais e vias acima da camada de transistores, permitindo que o chip seja encapsulado em muitos pequenos blocos de memória endereçáveis independentemente.

A segunda mudança é a interface. Em vez de usar o PHY paralelo largo do HBM, a XBM serializa os dados em feixes UCIe de 32 GT/s, com o chip de base tratando as etapas de serialização/desserialização. A mudança para uma interconexão de chiplet padrão torna o design "nativo de chiplet" e, segundo a Intel, resulta em um encapsulamento mais simples e barato do que as pilhas HBM amarradas ao interposer. 32 GT/s já é a taxa de dados máxima atual do UCIe, e a interface opera no limite da especificação.

A patente detalha a estrutura de memória em pacote (MoP) e o "rebaixo reverso", visando reduzir a altura da pilha (altura Z) — que no MoP tradicional pode aumentar de 300 a 350 micrômetros — enquanto elimina os reforços usados para controlar o empenamento e alimenta a DRAM diretamente do regulador de tensão. Esta é a base para a afirmação de um "encapsulamento menor e mais barato".

A XBM não deve ser confundida com a ZAM (Z-Angle Memory), uma arquitetura desenvolvida em conjunto pela Intel e pela SAIMEMORY, subsidiária da SoftBank. A inovação da ZAM está no lado da ligação — uma pilha de ligação por difusão de nove camadas, usando DRAM em grande parte tradicional, com espessura de silício entre as camadas de cerca de 3 micrômetros — que, segundo relatos, visa aproximadamente o dobro da densidade de largura de banda do HBM4, com comercialização prevista para 2029. A XBM, por outro lado, é um depósito independente da Intel que altera tanto o transistor DRAM quanto a interface. Isso mostra que a Intel está avançando em paralelo com pelo menos duas alternativas ao HBM. Atualmente, a patente foi depositada há 18 meses, sem produto ou roteiro definido; a interface UCIe já está no limite de velocidade, e a DRAM BEOL ainda não foi validada em escala de fabricação.

Para a indústria, a patente indica que a Intel está seriamente em busca de alternativas ao HBM tradicional. Se implementada com sucesso, a XBM poderia reduzir significativamente os custos de sistemas de IA ao eliminar a necessidade de interposers de silício caros.