IBM dos EUA apresenta chip de 0,7 nanômetro, integrando quase 100 bilhões de transistores

De acordo com pt.wedoany.com-A IBM apresentou um chip de pesquisa com processo de fabricação de 0,7 nanômetro no Simpósio VLSI de 2026, integrando quase 100 bilhões de transistores, o dobro do design de 2 nanômetros da IBM em 2021. A IBM estima que a tecnologia levará cinco anos para entrar em produção em massa.

O chip de processo de 0,7 nanômetro apresentado pela IBM é um produto de demonstração em laboratório, não um produto de mercado maduro. A IBM estima que a maturidade de produção será alcançada "nos próximos cinco anos", e o chip pode inaugurar um processo de miniaturização de uma década. A IBM afirma que a demonstração visa provar que a integração CMOS (processo de fabricação dominante para chips lógicos) abaixo do limiar de 1 nanômetro é tecnicamente viável.

A IBM reconhece que a denominação "0,7 nanômetro" não é uma medida física precisa, mas um rótulo geracional. Os nós de processo modernos referem-se ao estado da tecnologia de fabricação, não a dimensões estruturais específicas no chip; o comprimento e o espaçamento reais da porta são muito superiores a 0,7 nanômetro na prática. A expressão visa principalmente indicar a transição da era nanométrica para a escala atômica.

Segundo a IBM, em comparação com seu antecessor de 2 nanômetros, o novo chip pode oferecer um aumento de desempenho de até 50% ou uma redução de consumo de energia de até 70% com desempenho equivalente. Isso representa uma melhoria de desempenho comparável à do chip de 2 nanômetros de 2021 em relação ao antecessor de 7 nanômetros.

O núcleo técnico do anúncio é uma nova arquitetura de transistor chamada Nanostack. Essa arquitetura baseia-se na tecnologia Nanosheet, que a IBM demonstrou pela primeira vez em hardware em 2017. Os GAAFETs (transistores de efeito de campo de porta totalmente envolvente) de nanofolhas utilizados são agora considerados a arquitetura de transistor líder do setor, sendo usados pela TSMC e Samsung para fabricar seus chips atuais de 2 nanômetros.

O Nanostack expande essa arquitetura para a terceira dimensão: os transistores não são mais dispostos lado a lado, mas empilhados verticalmente e intercalados. A IBM chama isso de "Integração Sequencial 3D" (3D Sequential Integration). Isso não apenas permite maior densidade de transistores na mesma área de chip, mas também permite o uso de diferentes combinações de materiais por camada, otimizando desempenho e eficiência energética camada por camada.

A IBM validou a arquitetura por meio de vários experimentos. A IBM conseguiu conectar camadas de chip empilhadas através de camadas isolantes com apenas alguns átomos de espessura, um pré-requisito fundamental para o empilhamento 3D de transistores sem interferência elétrica entre as camadas. Além disso, a IBM demonstrou a chamada Engenharia de Canal Duplo (Dual-Channel Engineering), usando transistores de tipo n e p de dois materiais semicondutores diferentes, permitindo otimizar independentemente seu desempenho ou eficiência energética. Segundo a IBM, inversores CMOS funcionais foram executados no chip Nanostack, representando o circuito mais básico da lógica digital, e sua comutação correta é considerada evidência de que a arquitetura pode realizar cálculos reais.

No Simpósio VLSI de 2026 (uma das conferências profissionais mais importantes para pesquisa de semicondutores), pesquisadores da IBM também relataram uma redução de 40% na escala da SRAM (memória estática de acesso aleatório, ou memória de chip de alta velocidade) em comparação com o design Nanosheet. Isso pode ser particularmente benéfico para cargas de trabalho de inteligência artificial com alta demanda por largura de banda de memória.

A IBM não produz mais chips em larga escala internamente. Desde que vendeu seu negócio de fabricação de semicondutores para a Globalfoundries em 2015, a IBM é principalmente uma empresa de pesquisa de semicondutores. Esta nova demonstração visa consolidar a posição da IBM no setor.

Grandes fabricantes também estão avançando em direção ao limiar de 1 nanômetro. A TSMC supostamente iniciou a produção em massa de seu processo de 2 nanômetros (N2) no segundo semestre de 2025, com chips de clientes baseados em N2 previstos para 2026, e a produção de 1,4 nanômetros a seguir no final de 2028. A TSMC já planeja processos de nível de 1 nanômetro para 2030. Segundo relatos da mídia sul-coreana, a Samsung espera alcançar a produção generalizada de processos de 1 nanômetro em 2029. A demonstração da IBM também parece visar fornecer aos fabricantes uma perspectiva de desenvolvimento após atingir o limiar de 1 nanômetro.

Recentemente, a IBM também anunciou a criação da Anderon, uma subsidiária integral independente especializada na fabricação de chips quânticos. A Anderon pretende ser a primeira fundição puramente quântica do mundo, produzindo wafers de 300 mm para qubits supercondutores (qubits baseados em circuitos supercondutores). O Departamento de Comércio dos EUA, sob a Lei de Chips e Ciência (Chips and Science Act), manifestou intenção de fornecer US$ 1 bilhão em financiamento, e a IBM planeja investir mais US$ 1 bilhão, além de tecnologia e pessoal. A carta de intenções está condicionada à celebração de um contrato com o governo dos EUA.