De acordo com pt.wedoany.com-O Imec, centro global de pesquisa em semicondutores, divulgou seu mais recente roteiro tecnológico de processos, prevendo que transistores de 3 angstroms (0,3 nm) serão fabricados em 2038. O roteiro também mostra que a redução do passo de polissilício de contato (CPP) será interrompida na geração A10 em 2030, marcando uma mudança fundamental na indústria de chips. Este roteiro é uma referência importante para gigantes do setor como TSMC, Intel, Nvidia, AMD, Samsung e ASML.

De acordo com o Imec, a indústria está atualmente na era de 2 nm (N2), com CPP de aproximadamente 48 nm e altura de célula de cerca de 132 nm. Julien Ryckaert, vice-presidente de P&D do Imec, afirmou que a era dos nanofolhas levará a indústria profundamente aos nós Angstrom. O Imec prevê que a geração A14 surgirá em 2028, com CPP reduzido para 45 nm e altura de célula para 115 nm. A TSMC deve iniciar a produção em massa usando A14 no final de 2028. Por volta de 2030-2031, a tecnologia de nível A10 ou 1 nm deve surgir com CPP de 42 nm e altura de célula de 98 nm. O Imec acredita que os transistores gate-all-around (GAA) continuarão sendo a espinha dorsal. O Imec concorda com a TSMC que a distribuição de energia pelo verso (BSPDN) não se tornará obrigatória para todas as aplicações em breve, pois muitas não se beneficiarão dela. O Imec também prevê que ferramentas de litografia ultravioleta extrema de alta abertura numérica (High-NA EUV) começarão a ser usadas a partir da geração A14, alinhando-se com os planos da Intel.

O roteiro do Imec torna-se particularmente notável na geração A7, prevista para 2033. Nesta geração, o CPP permanece em 42 nm, mas a altura da célula é drasticamente reduzida para cerca de 80 nm através de uma arquitetura de 4,5 trilhos. A7 torna-se o ponto de partida para o transistor de efeito de campo complementar (Complementary FET, CFET) como um sério candidato à produção em massa. O CFET empilha verticalmente transistores dos tipos n e p, adicionando uma terceira dimensão à redução dos transistores. Ryckaert explicou que, na geração A7, os desafios de redução da tecnologia tradicional de nanofolhas aumentam, e o CFET surge como a solução para a próxima era de transistores.

Além do A7, o roteiro depende da evolução do CFET. A geração A5, prevista para 2035-2036, mantém o CPP em 42 nm, mas reduz a altura da célula para aproximadamente 64 nm. Em 2038, o roteiro atinge o A3, com CPP de 39 nm e altura de célula de 50 nm. Neste ponto, o Imec prevê implementações sequenciais de CFET e, finalmente, estruturas de CFET por ligação para aproveitar a integração vertical. Para alcançar CPP de 39 nm e altura de célula de 50 nm, os fabricantes de chips podem precisar usar scanners de litografia ultravioleta extrema de abertura numérica ultra-alta (Hyper-NA EUV).

O roteiro do Imec redefine o significado da Lei de Moore. No passado, a Lei de Moore referia-se a transistores cada vez menores, com o número de transistores por área de chip dobrando a cada 18-24 meses. O Imec mostra que o CPP estagna em 42 nm do A10 ao A5, o que praticamente reconhece que a redução clássica de transistores esgotou seu impulso. Os ganhos futuros de densidade devem vir da integração vertical. Devido a diferentes arquiteturas de transistores, integração 3D ou distribuição de energia pelo verso, os projetistas de chips podem integrar mais portas lógicas em uma área específica. A indústria pode não mais focar no passo de porta ou em quantos nanômetros um transistor individual tem, mas sim no tamanho da célula padrão. A transição de células de 6 trilhos no N2 para células de 3 trilhos no A3 ilustra como os ganhos futuros de densidade dependerão da redução da altura da célula padrão.

Dadas todas as mudanças pelas quais a indústria está passando, o Imec acredita que estamos entrando em uma nova era chamada Integração Heterogênea em Larga Escala (Heterogeneous Large-Scale Integration, HLSI). Este conceito reflete uma mudança da redução tradicional da Integração em Muito Larga Escala (VLSI) para um modelo que integra múltiplas tecnologias em uma única plataforma de computação. Os sistemas futuros dependerão da integração heterogênea de lógica, memória, circuitos de alimentação e E/S óptica, usando tecnologias avançadas de encapsulamento 3D e 3D+2.5D. O Imec prevê que as cargas de trabalho de inteligência artificial serão o principal impulsionador da demanda por semicondutores. Para otimizar plataformas futuras, o Imec estabeleceu a estrutura de Co-Otimização entre Tecnologias (Cross-Technology Co-Optimization, XTCO), unificando o desenvolvimento de lógica, memória, interconexões, alimentação, resfriamento e encapsulamento.

À medida que os chips individuais se tornam mais densos e consomem mais energia, a alimentação deve se tornar um gargalo crítico. Todos os principais fabricantes de chips — Intel, Samsung e TSMC — estão ou implementarão tecnologias de distribuição de energia pelo verso e reguladores integrados (IVR) para reduzir perdas e aumentar a eficiência. O Imec prevê que futuros aceleradores de IA e CPUs dependerão de uma combinação de BSPDN, IVR, capacitores embutidos e semicondutores de potência avançados. Espera-se que mais estágios de conversão de energia migrem do rack e da placa-mãe para o próprio encapsulamento. A importância da dissipação de calor se destaca, com a densidade de potência térmica prevista para aumentar linearmente com o número de transistores. Ryckaert enfatizou que, em última análise, é necessário reduzir o consumo de energia na transmissão de dados, aumentar a potência térmica de projeto (TDP) para melhorar o gerenciamento térmico e aumentar a densidade computacional. O roteiro de semicondutores do Imec prevê tecnologias de processo lógico até a geração A3 por volta de 2038 e argumenta que, embora a redução tradicional de transistores tenha desacelerado, a Lei de Moore ainda pode continuar. De acordo com o roteiro, os transistores tradicionais de nanofolhas gate-all-around devem permanecer viáveis até a geração A10, enquanto a arquitetura CFET se tornará um candidato à produção em massa por volta da geração A7 em 2033. Espera-se que os ganhos futuros de densidade de transistores venham da integração vertical, da redução da área da célula padrão e, finalmente, de estruturas CFET sequenciais e por ligação, em vez de uma redução agressiva do tamanho do transistor.